VerilogHDLで書き始めのテンプレートeclipseのveditor(http://sourceforge.net/projects/veditor/)を入れて Window>Preferences>Verilog/VHDL Editor>Templatesで補完候補に登録しておくと幸せになれる。 /* * module: ${name} * Date:${date} * Author: ${u…

アルテラマスターPさん( @s_osafune )のKYANITE基板を使ってビットマップファイルをHDMI出力させてみました。KYANITE基板はDE0/DE0-nanoにサクッと挿すだけで HDMI microSD USB Host Audio out 有線/無線LAN といったIOを増やせる拡張基板です。 アルテラマ…

はい、やってみました。 参加募集したATNDはこちら http://atnd.org/events/28025 第0回の様子はこちら [FPGA][DE0] 第0回 関西FPGA・DE0勉強会やってみた - Geekleboard http://d.hatena.ne.jp/ksksue/20120115/1326638079 今回はライブコーディングやライ…

第0回 関西FPGA・DE0勉強会を梅田で開催しました。 ATND跡地：http://atnd.org/events/23410 ATND立てた初日で20人定員がいっぱいに。急遽50人部屋へ変更して最終的に46人となりました。 当日はみなさん楽しんでもらえたようで開催して本当によかったと思い…

Qsysの目玉の一つとしてJtagデバッガ(System Console)が追加されたとのことで使ってみた。 構成としては以下のようにFPGA上には「PIO」と「Jtag Avalon Master Bridge」の2個のコンポーネントのみ。