VerilogHDLテンプレート
VerilogHDLで書き始めのテンプレート
eclipseのveditor(http://sourceforge.net/projects/veditor/)を入れて
Window>Preferences>Verilog/VHDL Editor>Templates
で補完候補に登録しておくと幸せになれる。
/* * module: ${name} * Date:${date} * Author: ${user} * Description * ${cursor} */ /* * Copyright (C) 2013 Keisuke SUZUKI * Licensed under the Apache License, Version 2.0 * http://www.apache.org/licenses/LICENSE-2.0 */ ////////////////////////////////////////////////////////////////////////////// // includes ////////////////////////////////////////////////////////////////////////////// `include "timescale.v" ////////////////////////////////////////////////////////////////////////////// // module and I/O ports ////////////////////////////////////////////////////////////////////////////// module ${name} ( // Connect to System Signals input clk, // System Clock xxMHz(xxns) input rst // System Reset ); ////////////////////////////////////////////////////////////////////////////// // parameter ////////////////////////////////////////////////////////////////////////////// ////////////////////////////////////////////////////////////////////////////// // reg and wire ////////////////////////////////////////////////////////////////////////////// ////////////////////////////////////////////////////////////////////////////// // instance ////////////////////////////////////////////////////////////////////////////// ////////////////////////////////////////////////////////////////////////////// // RTL ////////////////////////////////////////////////////////////////////////////// endmodule